集成電路設(shè)計中提高可靠性的常用方法

集成電路的電路設(shè)計中提高可靠性的基本原則是把對器件的要求與具體工藝情況結(jié)合起來，因此熟悉工藝特點是搞好設(shè)計的基礎(chǔ)。在電路設(shè)計中可以采取以下一些措施來提高集成電路的可靠性：

(1)明確電路技術(shù)指標和使用環(huán)境。

(2)減小面積和復(fù)雜性。在滿足功能要求的基礎(chǔ)上簡化電路以盡量減少總面積和復(fù)雜性，減少接點數(shù)目(如減少雙極集成電路隔離島數(shù)目等)。面積減小能使缺陷減少，從而使可靠性提高。

(3)對于電路器件給予一定的容差，即按最壞情況進行設(shè)計，這也叫容差設(shè)計。

(4)在同樣參數(shù)指標情況下，盡量降低電路的功耗(例如工作電流要選擇恰當?shù)?，以降低電路工作時的結(jié)溫，提高可靠性；當最大電流Imax≤2×10^5A/cm2 時，還有利于防止電遷移。

(5)必要時要考慮元件的冗余設(shè)計，即增加并聯(lián)或串聯(lián)元件以確保可靠性，這一點常在部件或整機設(shè)計中考慮。

(6)在某些電路中加設(shè)保護電路，如集成穩(wěn)壓器中加過壓保護、過流保護，集成運放輸出級加過流保護電路，在高溫度穩(wěn)定的電路中加溫度補償電路，輸入端加輸入保護電路等。下面重點介紹CMOS集成電路中輸入端防靜電擊穿(ESD)的輸入保護網(wǎng)絡(luò)。

1。二極管和電阻雙層ESD保護結(jié)構(gòu)

采用二極管和電阻雙層保護結(jié)構(gòu)對ESD進行鉗位和濾除放電電荷是一種常用的保護電路技術(shù)，早期的NMOS電路都采用這種保護技術(shù)，目前的一些小規(guī)模CMOS電路也采用這種ESD結(jié)構(gòu)。簡單的二極管在正偏時可以用來作為鉗位單元抑制ESD，其開啟電阻(Ron)比較低，約為10Ω，觸發(fā)電壓也比較低。另一方面，二極管在反偏時，其作為鉗位單元的特性較差，由于此時其Ron很高，約為100Ω，從而導(dǎo)致很大的能量消耗。這種ESD結(jié)構(gòu)設(shè)計和工藝條件都比較簡單，是比較普遍的ESD保護電路的形式。對于有抗靜電要求的微米級CMOS集成電路，可以采用如圖1所示的保護電路，D2、D4、D6和D8是p+擴散電阻的分布二極管。D1、D3、D5、D7和D9是由p-n+結(jié)形成的二極管。

圖1 基本的二極管和電阻雙層ESD保護結(jié)構(gòu)

利用二極管鉗位和RC低通濾波可以使端口處出現(xiàn)的ESD電荷脈沖通過保護網(wǎng)絡(luò)旁路，避免進入到電路內(nèi)部，同時對端口處出現(xiàn)的其他干擾也能濾除。

2.GG-NMOSESD保護結(jié)構(gòu)

在CMOS集成電路技術(shù)中，GG-NMOS(柵、源、襯接地的NMOS)ESD保護結(jié)構(gòu)是目前應(yīng)用最廣泛的ESD保護措施，主要應(yīng)用于微米及亞微米CMOS集成電路的ESD保護，圖2為典型的GG-NMOS ESD保護結(jié)構(gòu)。GG-NMOS ESD保護結(jié)構(gòu)是利用Snapback特性來鉗位瞬態(tài)高壓和分流，具有低鉗位電壓和低開啟電阻的特點，而二極管ESD保護結(jié)構(gòu)的開啟電阻較大。當正脈沖(ESD)加在漏結(jié)上(n+/p)，該結(jié)反偏，器件進入高阻抗狀態(tài)，直到達到擊穿電壓為止。由于處于高場狀態(tài)，在耗盡區(qū)產(chǎn)生電子、空穴對，電子被漏接觸電極收集，而空穴被襯底接觸電極所收集。相對于接地的源結(jié)，襯底的局部電勢不斷增加。當局部電勢增加到足以使源極—襯底結(jié)正偏時，電子就從源區(qū)注入漏區(qū)。

圖2 GG-NMOSESD保護結(jié)構(gòu)

3。寄生PNP和NPNESD保護結(jié)構(gòu)

全寄生的雙極性PNP和NPN晶體管ESD保護網(wǎng)絡(luò)，能有效避免PN結(jié)鉗位或MOS管鉗位結(jié)構(gòu)產(chǎn)生的鉗位電流中的少數(shù)載流子向內(nèi)部電路區(qū)擴散，其結(jié)構(gòu)如圖3所示。

圖3 寄生PNP和NPN ESD保護結(jié)構(gòu)

在這種ESD保護電路中，多晶硅電阻吸收了大部分的ESD能量。這種保護電路實際上是用p+和n+擴散區(qū)形成的，其鉗位方式是采用PN結(jié)鉗位的。由p+擴散區(qū)形成的二極管與n阱構(gòu)成了寄生的垂直PNP晶體管。阱收集環(huán)包圍了n區(qū)和襯底，收集了大部分ESD放電注入襯底中的少數(shù)載流子，并且該環(huán)作為橫向NPN晶體管的集電極。該保護電路在靜電放電過程中，可以使到內(nèi)部電路去的連線鉗位在VDD和VSS(地)電位之間。圖4是基于n阱CMOS工藝的寄生PNP和NPN ESD保護結(jié)構(gòu)版圖。

圖4 基于n阱CMOS工藝的寄生PNP和NPN ESD保護結(jié)構(gòu)版圖

4.SCRESD保護結(jié)構(gòu)

采用寄生的橫向PNPN結(jié)構(gòu)(SCR)的ESD保護結(jié)構(gòu)是目前最有效使用最廣泛的一種ESD保護結(jié)構(gòu)，具有大電流吸入/輸出、低的接通阻抗等特性，并具有較大的熱耗散體積。但是SCR器件需要有一個高觸發(fā)電壓，同時為了執(zhí)行保護功能，該觸發(fā)電壓又必須小于輸入緩沖器或者輸出驅(qū)動器的損傷電壓。據(jù)實驗表明，在具有LDD和硅擴散1μm CMOS工藝制作的、陰陽極間距為6μm的寄生橫向SCR器件的觸發(fā)電壓為50V，所以不能采用單獨的寄生橫向SCR作為唯一的ESD保護器。為了提供更寬范圍的ESD保護，早期的SCR四層結(jié)構(gòu)保護電路中，大都采用了諸如電阻和二極管等次級保護元件。也有研究者為了減少次級保護元件，采用兩種方法，降低寄生橫向的SCR觸發(fā)電壓。一種辦法是在橫向SCR內(nèi)集成一個低擊穿電壓的短溝道NMOS晶體管，形成“LVTSCR”的結(jié)構(gòu)，該結(jié)構(gòu)的觸發(fā)電壓一般為10~15V，但是要將這個NMOS晶體管和橫向SCR結(jié)合在一起比較困難。另外一種解決辦法，為了獲得較低的觸發(fā)電壓而增加了一塊“NLCS”掩模，用來完成橫向SCR內(nèi)深處的場注入。這種辦法得到的最小觸發(fā)電壓為9V。這個辦法的缺點是要增加掩模和工藝步驟，沒有廣泛應(yīng)用。

目前，雙寄生橫向SCR結(jié)構(gòu)的ESD保護電路被廣泛采用，如圖5所示。在這個ESD保護電路中，一個寄生橫向SCR結(jié)構(gòu)安排為對正的ESD脈沖放電，另一個則安排對負的ESD脈沖放電。兩個SCR都具有較低的觸發(fā)電壓。在這種ESD保護電路中，不存在PN結(jié)或器件的擊穿。這就避免了數(shù)次ESD瞬變之后，由于器件或結(jié)擊穿引起性能退化。這種保護電路具有小的版圖尺寸、低輸入電容和低接通電阻。比較理想的滿足了CMOS電路芯片上ESD保護電路的設(shè)計要求。圖6為其中一種SCRESD保護電路的版圖。

圖5 雙寄生橫向SCRESD保護結(jié)構(gòu)

圖6 SCRESD保護結(jié)構(gòu)版圖